电子类公司笔试题精选(包括-模拟电路、数字电路、IC基础、数字电路、微机、信号与系统、嵌入式

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数字电路 1、同步电路和异步电路的区别是什么?(仕兰微电子) 2、什么是同步逻辑和异步逻辑?(汉王笔试) 同步逻辑是时钟之间有固定的因果关系。

异步逻辑是各时钟之间没有固定的因果 关系。

3、什么是"线与"逻辑,要实现它,在硬件特性上有什么具体要求?(汉王 笔试) 线与逻辑是两个输出信号相连可以实现与的功能。

在硬件上, 要用 oc 门来实现, 由于不用 oc 门可能使灌电流过大,而烧坏逻辑门。

同时在输出端口应加一个上拉电 阻。

4、什么是 Setup 和 Holdup 时间?(汉王笔试) 5、setup 和 holdup 时间,区别.(南山之桥) 6、 解释 setup time 和 hold time 的定义和在时钟信号延迟时的变化。

(未知) 7、解释 setup 和 hold time violation,画图说明,并说明解决办法。

(威盛 VIA 2003.11.06 上海笔试试题) Setup/hold time 是测试芯片对输入信号和时钟信号之间的时间要求。

建立时 间是指触发器的时钟信号上升沿到来以前,数据稳定不变的时间。

输入信号应提 前时钟上升沿(如上升沿有效)T 时间到达芯片,这个 T 就是建立时间-Setup time.如不满足 setup time,这个数据就不能被这一时钟打入触发器,只有在下 一个时钟上升沿, 数据才能被打入触发器。

保持时间是指触发器的时钟信号上升 沿到来以后,数据稳定不变的时间。

如果 hold time 不够,数据同样不能被打 入触发器。

建立时间(Setup Time)和保持时间(Hold time)。

建立时间是指 在时钟边沿前, 数据信号需要保持不变的时间。

保持时间是指时钟跳变边沿后数 据信号需要保持不变的时间。

如果不满足建立和保持时间的话,那么 DFF 将不 能正确地采样到数据,将会出现 metastability 的情况。

如果数据信号在时钟沿触发前后持续的时间均超过建立 和保持时间,那么超过量就分别被称为建立时间裕量和保持时间裕量。

8、说说对数字逻辑中的竞争和冒险的理解,并举例说明竞争和冒险怎样消除。

(仕兰微电子) 9、什么是竞争与冒险现象?怎样判断?如何消除?(汉王笔试) 在组合逻辑中, 由于门的输入信号通路中经过了不同的延时,导致到达该门的时 间不一致叫竞争。

产生毛刺叫冒险。

如果布尔式中有相反的信号则可能产生竞争 和冒险现象。

解决方法:一是添加布尔式的消去项,二是在芯片外部加电容。

10、你知道那些常用逻辑电平?TTL 与 COMS 电平可以直接互连吗?(汉王笔 试)常用逻辑电平:12V,5V,3.3V;TTL 和 CMOS 不可以直接互连,由于 T TL 是在 0.3-3.6V 之间,而 CMOS 则是有在 18V 的有在 12V 的有在 5V 的。

CMOS 输出接到 TTL 是可以直接互连。

TTL 接到 CMOS 需要在输出端口加一上 拉电阻接到 5V 或者 12V。

11、如何解决亚稳态。

(飞利浦-大唐笔试)亚稳态是指触发器无法在某个规 定时间段内达到一个可确认的状态。

当一个触发器进入亚稳态时,既无法预测该 单元的输出电平, 也无法预测何时输出才能稳定在某个正确的电平上。

在这个稳 定期间,触发器输出一些中间级电平,或者可能处于振荡状态,并且这种无用的 输出电平可以沿信号通道上的各个触发器级联式传播下去。

12、IC 设计中同步复位与 异步复位的区别。

(南山之桥) 13、MOORE 与 MEELEY 状态机的特征。

(南山之桥) 14、多时域设计中,如何处理信号跨时域。

(南山之桥) 15、给了 reg 的 setup,hold 时间,求中间组合逻辑的 delay 范围。

(飞利浦 -大唐笔试)Delay < period - setup – hold 16、时钟周期为 T,触发器 D1 的建立时间最大为 T1max,最小为 T1min。

组 合逻辑电路最大延迟为 T2max,最小为 T2min。

问,触发器 D2 的建立时间 T3 和保持时间应满足什么条件。

(华为) 17、 给出某个一般时序电路的图, 有 Tsetup,Tdelay,Tck->q,还有 clock 的 d elay,写出决定最大时钟的因素,同时给出表达式。

(威盛 VIA 2003.11.06 上海笔试试题) 18、说说静态、动态时序模拟的优缺点。

(威盛 VIA 2003.11.06 上海笔试 试题) 19、一个四级的 Mux,其中第二级信号为关键信号如何改善 timing。

(威盛 VI A2003.11.06 上海笔试试题) 20、给出一个门级的图,又给了各个门的传输延时,问关键路径是什么,还问 给出输入,使得输出依赖于关键路径。

(未知) 21、逻辑方面数字电路的卡诺图化简,时序(同步异步差异),触发器有几种 (区别,优点),全加器等等。

(未知) 22、卡诺图写出逻辑表达使。

(威盛 VIA 2003.11.06 上海笔试试题) 23、化简 F(A,B,C,D)= m(1,3,4,5,10,11,12,13,14,15)的和。

(威盛) 24、please show the CMOS inverter schmatic,layout and its cross sectionwith P-well process.Plot its transfer curve (Vout-Vin) And a lso explain the operation region of PMOS and NMOS for each segment of the tra nsfer curve? (威盛笔试题 circuit design-beijing-03.11.09) 25、To design a CMOS invertor with balance rise and fall time,ple ase definethe ration of channel width of PMOS and NMOS and ex plain? 26、为什么一个标准的倒相器中 P 管的宽长比要比 N 管的宽长比大?(仕兰微 电子) 27、用 mos 管搭出一个二输入与非门。

(扬智电子笔试) 28、please draw the transistor level schematic of a cmos 2 input AND gate andexplain which input has faster response for output r ising edge.(less delay time)。

(威盛笔试题 circuit design-beijing-03.11.09) 29、画出 NOT,NAND,NOR 的符号,真值表,还有 transistor level 的电路。

(Infineon 笔试)

30、画出 CMOS 的图,画出 tow-to-one mux gate。

(威盛 VIA 2003.11. 06 上海笔试试题) 31、用一个二选一 mux 和一个 inv 实现异或。

(飞利浦-大唐笔试) 32、画出 Y=A*B+C 的 cmos 电路图。

(科广试题) 33、用逻辑们和 cmos 电路实现 ab+cd。

(飞利浦-大唐笔试) 34、画出 CMOS 电路的晶体管级电路图,实现 Y=A*B+C(D+E)。

(仕兰微 电子) 35、利用 4 选 1 实现 F(x,y,z)=xz+yz'。

(未知) 36、 给一个表达式 f=xxxx+xxxx+xxxxx+xxxx 用最少数量的与非门实现 (实 际上就是化简)。

37、给出一个简单的由多个 NOT,NAND,NOR 组成的原理图,根据输入波形画 出各点波形。

(Infineon 笔试) 38、为了实现逻辑(A XOR B)OR (C AND D),请选用以下逻辑中的一 种,并说明为什么?1)INV 2)AND 3)OR 4)NAND 5)NOR 6)XOR 答案:NAND(未知) 39、用与非门等设计全加法器。

(华为) 40、给出两个门电路让你分析异同。

(华为) 41、用简单电路实现,当 A 为输入时,输出 B 波形为…(仕兰微电子) 42、A,B,C,D,E 进行投票,多数服从少数,输出是 F(也就是如果 A,B,C,D,E 中 1 的个数比 0 多,那么 F 输出为 1,否则 F 为 0),用与非门实现,输入数 目没有限制。

(未知) 43、用波形表示 D 触发器的功能。

(扬智电子笔试) 44、用传输门和倒向器搭一个边沿触发器。

(扬智电子笔试) 45、用逻辑们画出 D 触发器。

(威盛 VIA 2003.11.06 上海笔试试题) 46、画出 DFF 的结构图,用 verilog 实现之。

(威盛) 47、画出一种 CMOS 的 D 锁存器的电路图和版图。

(未知) 48、D 触发器和 D 锁存器的区别。

(新太硬件面试) 49、简述 latch 和 filp-flop 的异同。

(未知) 50、LATCH 和 DFF 的概念和区别。

(未知) 51、latch 与 register 的区别,为什么现在多用 register.行为级描述中 latch 如何产生的。

(南山之桥) 52、用 D 触发器做个二分颦的电路.又问什么是状态图。

(华为) 53、请画出用 D 触发器实现 2 倍分频的逻辑电路?(汉王笔试) 54、怎样用 D 触发器、与或非门组成二分频电路?(东信笔试) 55、How many flip-flop circuits are needed to divide by 16? (Intel) 16 分频? 56、用 filp-flop 和 logic-gate 设计一个 1 位加法器,输入 carryin 和 curren t-stage,输出 carryout 和 next-stage. (未知) 57、用 D 触发器做个 4 进制的计数。

(华为) 58、实现 N 位 Johnson Counter,N=5。

(南山之桥) 59、用你熟悉的设计方式设计一个可预置初值的 7 进制循环计数器,15 进制的 呢?(仕兰微电子) 60、数字电路设计当然必问 Verilog/VHDL,如设计计数器。

(未知)

61、BLOCKING NONBLOCKING 赋值的区别。

(南山之桥) 62、写异步 D 触发器的 verilog module。

(扬智电子笔试) 模拟电路 1 基尔霍夫定理的内容是什么?(仕兰微电子) 基尔霍夫电流定律是一个电荷守恒定律,即在一个电路中流入一个节点的电荷与 流出同一个节点的电荷相等.基尔霍夫电压定律是一个能量守恒定律,即在一个 回路中回路电压之和为零. 2、平板电容公式(C=εS/4πkd)。

(未知) 3、最基本的如三极管曲线特性。

(未知) 4、描述反馈电路的概念,列举他们的应用。

(仕兰微电子) 5、 负反馈种类 (电压并联反馈, 电流串联反馈, 电压串联反馈和电流并联反馈) ; 负反馈的优点(降低放大器的增益灵敏度,改变输入电阻和输出电阻,改善放大 器的线性和非 线性失真,有效地扩展放大器的通频带,自动调节作用)(未知) 6、放大电路的频率补偿的目的是什么,有哪些方法?(仕兰微电子) 7、频率响应,如:怎么才算是稳定的,如何改变频响曲线的几个方法。

(未知) 8、给出一个查分运放,如何相位补偿,并画补偿后的波特图。

(凹凸) 9、基本放大电路种类(电压放大器,电流放大器,互导放大器和互阻放大器), 优缺点,特别是广泛采用差分结构的原因。

(未知) 10、给出一差分电路,告诉其输出电压 Y 和 Y-,求共模分量和差模分量。

(未 知) 11、画差放的两个输入管。

(凹凸) 12、画出由运放构成加法、减法、微分、积分运算的电路原理图。

并画出一个 晶体管级的运放电路。

(仕兰微电子) 13、用运算放大器组成一个 10 倍的放大器。

(未知) 14、给出一个简单电路,让你分析输出电压的特性(就是个积分电路),并求 输出端某点的 rise/fall 时间。

(Infineon 笔试试题) 15、电阻 R 和电容 C 串联,输入电压为 R 和 C 之间的电压,输出电压分别为 C 上电压和 R 上电压,要求制这两种电路输入电压的频谱,判断这两种电路何为 高通滤波器, 何为低通滤波器。

当 RC

(威盛 VIA 2003.11.06 上海笔试试题) 18、说说静态、动态时序模拟的优缺点。

(威盛 VIA 2003.11.06 上海笔试 试题) 19、一个四级的 Mux,其中第二级信号为关键信号 如何改善 timing。

(威盛 V IA2003.11.06 上海笔试试题) 20、给出一个门级的图,又给了各个门的传输延时,问关键路径是什么,还问 给出输入,使得输出依赖于关键路径。

(未知) 21、逻辑方面数字电路的卡诺图化简,时序(同步异步差异),触发器有几种 (区别,优点),全加器等等。

(未知) 22、卡诺图写出逻辑表达使。

(威盛 VIA 2003.11.06 上海笔试试题) 23、化简 F(A,B,C,D)= m(1,3,4,5,10,11,12,13,14,15)的和。

(威盛) 24、please show the CMOS inverter schmatic,layout and its cross sectionwith P-well process.Plot its transfer curve (Vout-Vin) And a

lso explain the operationregion of PMOS and NMOS for each seg ment of the transfer curve? (威盛笔试题 circuit design-beijing-03.1 1.09) 25、To design a CMOS invertor with balance rise and fall time,ple ase define the ration of channel of PMOS and NMOS and explain? 26、为什么一个标准的倒相器中 P 管的宽长比要比 N 管的宽长比大?(仕兰微 电子) 27、用 mos 管搭出一个二输入与非门。

(扬智电子笔试) 28、please draw the transistor level schematic of a cmos 2 input AND gate and explain which input has faster res0824ponse for output rising edg e.(less delay time)。

(威盛笔试题 circuit design-beijing-03.11.09) 29、画出 NOT,NAND,NOR 的符号,真值表,还有 transistor level 的电路。

(Infineon 笔试 ) 30、画出 CMOS 的图,画出 tow-to-one mux gate。

(威盛 VIA 2003.11. 06 上海笔试试题) 31、用一个二选一 mux 和一个 inv 实现异或。

(飞利浦-大唐笔试) 32、画出 Y=A*B C 的 cmos 电路图。

(科广试题) 33、用逻辑们和 cmos 电路实现 ab cd。

(飞利浦-大唐笔试) 34、画出 CMOS 电路的晶体管级电路图,实现 Y=A*B C(D E)。

(仕兰微电 子) 35、利用 4 选 1 实现 F(x,y,z)=xz yz’。

(未知) 36、给一个表达式 f=xxxx xxxx xxxxx xxxx 用最少数量的与非门实现(实 际上就是化简) 。

37、给出一个简单的由多个 NOT,NAND,NOR 组成的原理图,根据输入波形画 出各点波形。

( Infineon 笔试) 38、为了实现逻辑(A XOR B)OR (C AND D),请选用以下逻辑中的一 种,并说明为什么 ?1)INV 2)AND 3)OR 4)NAND 5)NOR 6)XOR 答案:NAND(未 知) 39、用与非门等设计全加法器。

(华为) 40、给出两个门电路让你分析异同。

(华为) 41、用简单电路实现,当 A 为输入时,输出 B 波形为…(仕兰微电子) 42、A,B,C,D,E 进行投票,多数服从少数,输出是 F(也就是如果 A,B,C,D,E 中 1 的个数比 0 多,那么 F 输出为 1,否则 F 为 0),用与非门实现,输入数目没有限制。

(未 知) 43、用波形表示 D 触发器的功能。

(扬智电子笔试)

44、用传输门和倒向器搭一个边沿触发器。

(扬智电子笔试) 45、用逻辑们画出 D 触发器。

(威盛 VIA 2003.11.06 上海笔试试题) 46、画出 DFF 的结构图,用 verilog 实现之。

(威盛) 47、画出一种 CMOS 的 D 锁存器的电路图和版图。

(未知) 48、D 触发器和 D 锁存器的区别。

(新太硬件面试) 49、简述 latch 和 filp-flop 的异同。

(未知) 50、LATCH 和 DFF 的概念和区别。

(未知) 51、latch 与 register 的区别,为什么现在多用 register.行为级描述中 latch 如何产生的。

(南山之桥) 52、用 D 触发器做个二分颦的电路.又问什么是状态图。

(华为) 53、请画出用 D 触发器实现 2 倍分频的逻辑电路?(汉王笔试) 54、怎样用 D 触发器、与或非门组成二分频电路?(东信笔试) 55、How many flip-flop circuits are needed to divide by 16? (Intel) 16 分频? 56、用 filp-flop 和 logic-gate 设计一个 1 位加法器,输入 carryin 和 curren t-stage,输出 carryout 和 next-stage. (未知) 57、用 D 触发器做个 4 进制的计数。

(华为) 58、实现 N 位 Johnson Counter,N=5。

(南山之桥) 59、用你熟悉的设计方式设计一个可预置初值的 7 进制循环计数器,15 进制的 呢?(仕兰微 电子) 60、数字电路设计当然必问 Verilog/VHDL,如设计计数器。

(未知) 61、BLOCKING NONBLOCKING 赋值的区别。

(南山之桥) 62、写异步 D 触发器的 verilog module。

(扬智电子笔试) module dff8(clk , res0824et, d, q); input clk; input res0824et; input [7:0] d; output [7:0] q; reg [7:0] q; always @ (posedge clk or posedge res0824et) if(res0824et) q <= 0; else q <= d; endmodule 63、用 D 触发器实现 2 倍分频的 Verilog 描述? (汉王笔试) module divide2( clk , clk_o, res0824et); input clk , res0824et; output clk_o; wire in; reg out ;

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